library IEEE;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity UAL is
Port(
	Primeiro_Operando: in std_logic_vector(31 downto 0);
	Segundo_Operando: in std_logic_vector(31 downto 0);
	Controle_da_UAL: in std_logic_vector(2 downto 0);
	Saida_Resultado: out std_logic_vector(31 downto 0));
end;

architecture behavior of UAL is
begin
	Saida_Resultado <= Primeiro_Operando + Segundo_Operando when Controle_da_UAL = "010" else
					   Primeiro_Operando - Segundo_Operando when Controle_da_UAL = "110" else
					   Primeiro_Operando and Segundo_Operando when Controle_da_UAL = "000" else
					   Primeiro_Operando or Segundo_Operando when Controle_da_UAL = "001" else
	